vhdl数字钟设计报告（精选7篇）
课程设计报告
课程设计题目：用VHDL语言实现数字钟的设计
班 级：电子1001班 学 号：20102594 姓 名：刘云飞
指导老师：李世平、李宁
设计时间：2012年12月
东北大学信息学院
摘要
随着EDA技术的发展，EDA在通信、电子等领域占有十分重要的地位。本设计介绍了基于VHDL语言的数字钟的设计。数字钟的功能是对年、月、日、时、分、秒、星期，以及闹钟时、分的预置；在正常计数时的时、分与闹钟设定的时、分相同时，实现报时，同时以stop和pass键对闹钟进行停止及延迟响铃的控制;在整点的时候led灯闪烁一下。其中，用set脉冲的不同实现对预置，正常计时，闹钟的控制。Set为1~12分别控制显示年月日、预置年月日、时分秒、星期、显示时分秒、预置闹钟时分、显示闹钟预置的时分。预置时用up的高、低电平实现对各预置量的加、减控制。将1KHZ的时钟进行分频为1HZ，实现每次脉冲为1秒。经仿真和验证显示，此数字钟切实可行，可以实现显示时间和闹钟的功能。
关键词：VHDL语言，数字钟，预置
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目录
摘 要............................................................2
1、设计目的.........................................................4
2、设计内容和要求...................................................4
3、设计原理.........................................................4
3.1 数字钟功能介绍..........................................................................................................4 3.2 数字钟设计原理..........................................................................................................5
4、VHDL程序设计.....................................................6
4.1 整体设计思路................................................................................................................6 4.2 各模块设计方法............................................................................................................7 4.2.1 顶层模块...............................................................................................................7 4.2.2 其他模块...............................................................................................................8 4.2.3 程序包模块.........................................................................................................13
5、仿真与分析......................................................13
5.1 仿真结果....................................................................................................................13 5.2 仿真分析....................................................................................................................16
6、课程设计总结....................................................16
7、参考文献........................................................17
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1、设计目的
掌握利用可编程逻辑器件和EDA设计工具进行电子系统设计的方法。
2、设计内容和要求
用VHDL语言实现数字钟的设计，要求设计实现一个具有带预置数的数字钟，具有显示年月日时分秒的功能。用6个数码管显示时分秒，set按钮产生第一个脉冲时，显示切换年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒，第 8个脉冲到来后预置结束，正常工作，显示的是时分秒。Up为高电平时，upclk有脉冲到达时，预置位加1。否则减1。
3、设计原理 3.1 数字钟功能介绍
数字钟具有计时、预置、报时的功能。以不同的set脉冲控制各个功能。
（1）在计时功能中，数字钟实现对年月日时分秒即星期的计时，并可以通过LED数码管分别显示年月日、或时分秒、或星期、或闹钟的时分。
（2）在预置功能中，可以通过UP键对各需要预置的量进行控制。UP=1时，进行“加”控制，UP=0时，进行“减”控制。
（3）在报时功能中，分为整点报时和设置时间报时。其中整点报时以ce作为使能输入端，在整点时灯进行一秒闪烁；设置时间报时以enable作为使能输入端，enable=1时设置时间报时功能启动，在闹钟预置时间与时钟当前时间相同时报时，若此时按下stop，闹钟立即停止并不再响铃，若按下pass，则闹钟立即停止，但三分钟后再响，如此循环5次后不再响铃，若什么都不按，闹钟响铃持续1分钟。
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3.2 数字钟设计原理
本设计功能有8个子模块：分频模块、时分秒模块、日模块、年月模块、闹钟预置模块、星期模块、响铃模块。通过元件例化由顶层文件timekeeper综合。
整体设计框图及外观图如（图 3-1）及（图3-2）
图3-1 数字钟设计整体框图
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图3-2 数字钟外观图
4、VHDL程序设计
4.1 整体设计思路
采用自上而下的方法进行整体设计。整个设计共分为8个模块，通过顶
层文件timekeeper元件例化将8个模块各个端口对应相连。在设计各个模块时所用到的其它运算方法等放于work库中，通过程序包及程序包体的方式对所使用函数进行定义。
主要使用的语句有：元件例化语句，过程语句，信号赋值语句，if语句，case语句（在状态机中）。
图（4-1）表示了个模块的连接及连接是所用到的触发器等。
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图4-1
整体结构图
4.2 各模块设计方法
4.2.1 顶层模块
顶层模块timekeeper是.对对所有模块的综合。
它包含的功能是：通过元件例化连接各模块；实现对闹钟控制位sp2的控制；实现闹钟的整点报时闪烁。
输入端：up
全局加减选择，控制预置时的加减
setpin 设定选择
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upclk 加减触发
f1000 时钟输入
输出端：a0~d1 八位数码管控制引脚的输出
z
整点报时输出 4.2.2 其他模块
1、时分秒模块
时分秒模块h_m_s是对时、分、秒正常计时（set=0 or 1 or 12）和预置时分秒（set=5 or 6 or 7）的实现。
分和秒由两个六十进制实现，时由24进制实现。当时间达到23时59分59秒时，时分秒全部归零，进位位ov由零变为1，通过管脚连接到date模块的时钟计数信号clk0，开启date模块。
2、日的模块
日的模块date实现日子进行正常计时（set=0 or 1 or 12）和预置（set=4）。
由于每月的天数与月份、年份有关，故需判断年月。(1)(2)(3)当1、3、5、7、8、10、12月时，每月31天，使用31进制。当4、6、9、11月时，每月30天，使用30进制。当2月时，分闰年和平年。闰年29天，平年28天。
闰年和平年的判断方法是：由于通过年月模块传输的年份为两位BCD码。若高位信号为“xxx0”且低位信号为“xx00”或高位信号为“xxx1”且低位信号为“xx10”，则可判定为闰年，否则为平年。
以上各月，当日期至月底时返回1，进位位ov变为1通过管脚连接年月模块的时钟计数信号clk0，开启年月模块。
3、年月模块
年月模块year_mon实现年月正常计时（set=0 or 1 or 12）和年、月的预置（set=2 or 3）。
月为12进制，当达到12时变回为1，同时使年份进1。由两位BCD码表示年份，故可以表示100年之年的所有年，为100进制。
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图4-2 year_mon和date模块的电路连接图
4、星期模块
星期模块week的功能是实现对星期的计时（set=0 or 1 or 12）和预置（set=8）。为七进制。
图4-3 week模块的RTL
5、闹钟模块
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闹钟模块alarm是对闹钟时和分的预置（set=10 or 11）。时为24进制，分为60进制。
图4-3 alarm模块的RTL
另外，在顶层模块timekeeper，当闹钟预置时间与计时时间相同时（仅时、分），闹钟响铃，当不对其进行任何操作时，响铃维持1分钟。响铃方式见4.2.7响铃模块。
6、响铃模块
响铃模块alarm是对闹钟响铃的控制。其中主要包含：
Enable：当enable=1时，闹钟可以工作。
Sp2 ：当顶层模块闹钟时间与计时相等时，sp2=1，响铃开启。Stop ：闹钟停止并不再响铃。
Pass ：闹钟停止但三分钟后再响，循环5次。Sp ：响铃输出。Sp=1时响铃，sp=0时不响。本模块主要使用的方法是状态机。相应状态转换图如下：
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图 4-4 响铃模块状态转换图
在状态t_pass时，使用计数的方法实现对3分钟，5次循环的计数。
图 4-5 计数的流程图
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图4-6 speak模块的RTL
7、分频模块
分频模块fenpin使输入为1KHZ时钟信号时，接入电路经分频后仍能按1HZ即1s计数。
图4-7 fenpin模块的RTL
8、显示模块
显示模块led即七段数码管的显示电路。
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图4-8 led模块的RTL 4.2.3 程序包模块
程序模块是对各模块所用到的函数的定义，通过程序包package定义时、日、月、年等的增减函数（procedure），并用程序包体package body具体说明函数的内容。通过use.work.pac.all语句调用程序包，使程序书写更加方便简洁。
5、仿真与分析
5.1 仿真结果
1、h_m_s模块
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表示当up=1时，时钟时（set=5）、分（set=6）、秒（set=7）从0开始加。
图 5-1
2、date模块
以下为对应月份截图。另外，当日期由最末变为1时，ov进1以控制year_mon模块。
（1）大月：每月31天。
图5-2-1（2）小月：每月30天。
图5-2-2（3）平年2月：每月28天。
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图5-2-3（3）闰年2月：每月29天。
图5-2-4
3、year_mon模块
图5-3
4、week模块
前半部分up=1，为加，1~7，后半部分up=0，为减，6~1
图5-4
5、alarm模块
下图反映对闹钟时（set=10）、分（set=11）的预置，up=1为加。
图 5-5
6、speak模块
（1）按下pass
由下图可见，当时间相同sp为高电平；按下pass后sp变为低电平，三分钟
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后sp又为高电平。
图5-6-1（2）按下stop
由下图可见，当时间相同时sp为高电平，按下stop后sp变为低电平。
图 5-6-2
5.2 仿真分析
各模块仿真均可实现，且波形显示可以实现预想的功能。
6、课程设计总结
通过这次的课程设计，我又一次系统的复习了VHDL语言，通过实践对VHDL语言和EDA技术有了更具现实性应用性的了解，并熟练了相关软件的使用方法。
此次课程设计的内容是数字钟，我学会了如何利用元件例化将各个模块结合起来，而不是一味的想起一个功能设计一个功能，而是有一个总体的自上而下的设计，建立基本的设计框图（如图 3-1），再进行具体的设计。
在程序调试的过程中，出现了很多的问题。我发现往往是一行出现了错误导致了接下来一系列错误的出现。
还有在仿真中出现错误的红线，并出现了‘U’字符，全都是未设置初值所致。而在设置初值时仍然出现了问题。最开始我想定义一个clr信号，当clr为高电平时各功能清零，但是在实际仿真时，由于常常要看在月末或类似23时59分59秒这样的时刻是否有进位信号进为高电平，从零开始显然让仿真变的十
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分麻烦，如果可以直接赋初值到接近进位的时刻就会让仿真变得简便。即使用信号赋初值的方法对信号进行赋初值，既解决错误又利于仿真。
在最后对顶层仿真时出现了很多的问题，最后发现都是未对应的问题。当然，我的设计还有很多不足的地方。比如有一处的竞争冒险产生的毛刺没有解决。最开始是将speak模块控制信号sp2的相关程序写在了alarm模块，仿真时发现在一处出现了毛刺，在对闹钟进行预置时分时的第一个时间都未足一个时钟周期（如图 5-5）。后来我想是否因为alarm模块有两个process进程，就将sp2的相关程序挪到了顶层模块，但是最后还是没有实现。咨询了一下同学们，他们都说这没有问题，不需要解决，所以就没有解决这个问题。
此次课程设计我学到了很多，但是我觉得应该放在刚刚考完EDA之后，那时候对只是记得比较清楚，不像在这次设计时很多知识都想不起来了。其他的对我帮助都很大。
20世纪90年代, 引起数字系统设计方式发生突破性变革的技术是VHDL设计技术。VHDL即Very High Speed Integrated Circuit, 作为IEEE-1076标准所规范的硬件描述语言, 可用于数字电路与系统的描述、模拟和自动设计[1]。VHDL具有多层次的设计描述功能, 支持设计库和可重复使用的元件生成, 支持阶层设计, 提供模块设计的创建[2]。VHDL描述语言既是程序又是文档, 可作为技术人员交流信息的文件, 增加了语言的可读性[3]。目前VHDL在欧美工业界的电子系统设计领域获得广泛应用。
利用硬件描述语言可以极大地方便数字集成电路设计。本文介绍了利用VHDL硬件描述语言进行数字钟的设计, 具有调节时、分、秒和整点报时功能, 并通过数码管驱动电路, 动态显示计时结果。采用VHDL语言设计数字电路系统是当今的趋势, 是我国在世界市场上生存竞争和发展的需要。
1 设计流程及原理
设计流程如图1所示。
数字钟的总体框图clock.gdf (如图2所示) , 由两个60进制计数器和一个24进制计数器组成, 分别对秒、分、小时进行计时, 当计时到59’50”时开始报时, 在52”、54”、56”、58”鸣叫, 鸣叫声频为500 Hz;到达59’60”时为最后一声整点报时, 频率为1 k Hz, 秒、分、时公用一个时钟为1 Hz的标准信号, 可以由晶振产生4 MHz信号通过分频得到, 当数字钟处于计时状态时秒计数器计时, 分和时计数器分别在EN信号有效且时钟到来时计数器加1。按下sa键时, 计数器迅速递增, 并按24 h循环, 记满23 h后再回00;按下sb键时, 计数器迅速递增, 并按60 h循环, 记满59 h后再回00, 但不向时进位, 从而实现时、分的校准。时、分、秒的计时结果通过6个数码管来动态显示。数字钟除了能够正常计时、进行时间调整外还可以利用扬声器进行整点报时。
2 电路设计
本节将根据上面的分析, 在具体编程过程中, 利用VHDL语言强大的功能软件, 将计数器和译码器有机的结合在一起。这样, 在简化程序设计的同时, 又增加了程序的可读性。
整个电路主要由以下几个模块组成:
1) 模块second60模块second60为60进制计数器, 计时输出为秒的数值。在计时到59时送出进位信号CO, 因为硬件有延时, 所以模块second60在此模块变为00时加1, 符合实际。
2) 模块minute60模块minute60为60进制计数器, 计时输出为分的数值, 在EN信号有效且时钟到来时, 计数器加1。在sb按下时, EN信号有效, 计数值以秒的速度增加, 从而实现对分钟的设置。
3) 模块SST模块SST为整点报时提供控制信号, 当59 min, 秒为50、52、54、56、58时, Q500输出“1”;秒为00时, Q1K输出“1”。这两个信号经过逻辑门实现报时功能。
4) 模块BBB模块BBB对应不同的片选信号送出不同的要显示的数据。
5) 模块FEN10模块FEN10实现10分频。
6) 模块DISP模块为七段译码器。译码器的作用就是将计数器传来的BCD码进行处理后, 来驱动数码管进行显示。这里只描述4-8译码器的设计方法和相应的逻辑对应关系。4-8译码器是针对秒、分、时的个位显示进行设计的。
3 电路调试
执行“MAX+plus”的“Compiler”命令, 可对顶层设计文件进行编译。在编译中, 自动完成编译网表提取 (Compiler Netlist Extractor) 、数据库建立 (Database Builder) 、逻辑综合 (Logic Synthesizer) 、逻辑分割 (Partitioner) 、适配 (Fitter) 、延时网表提取 (Timing SNF Extractor) 和编程文件汇编 (Assembler) 等操作。
在完成对图形编辑文件的编译后, 系统并没有为设计文件自动生成元件符号, 若要生成元件符号, 则还要执行“File”菜单下的“Create Default Symbol”命令。到这里, 数字钟的完整的VHDL语言描述就全部完成了。将结果下载到实验板上进行硬件仿真, 结果正确。
这里只列出对秒、分、时的软件仿真结果。
秒的仿真结果:
分的仿真结果:
小时的仿真结果:
4 总结
用VHDL语言实现数字系统越来越流行, 现今, VHDL语言在国内硬件设计中已得到广泛的应用, 每个硬件设计工程师都应该掌握VHDL语言的设计方法。
参考文献
一． 设计目的„„„„„„„„„„„„„„„
二． 实现功能„„„„„„„„„„„„„„„
三． 制作过程„„„„„„„„„„„„„„„
四． 原理框图„„„„„„„„„„„„„„„
4.1 数字钟构成„„„„„„„„„„„„„„„
34.2设计脉冲源„„„„„„„„„„„„„„„
44.3 设计整形电路„„„„„„„„„„„„„„
4.4 设计分频器„„„„„„„„„„„„„„„
4.5 实际计数器„„„„„„„„„„„„„„„
64.6 译码/驱动器电路的设计„„„„„„„„„„„ 7
4.7 校时电路„„„„„„„„„„„„„„„„ 8
4.8 整点报时电路„„„„„„„„„„„„„„
4.9 绘制总体电路图„„„„„„„„„„„„„
五． 具体实现„„„„„„„„„„„„„„„
5.1电路的选择„„„„„„„„„„„„„„„
5.2集成电路的基本功能„„„„„„„„„„„„ 10
5.3 电路原理„„„„„„„„„„„„„„„„
六． 感想与收获„„„„„„„„„„„„„„„ 12 七． 附
录 „„„„„„„„„„„„„„„ 数字电子技术课程设计报告
一、设计目的
数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。
石英数字钟，具有电路简洁，代表性好，实用性强等优点，在数字钟的制作中，我们采用了传统的PCMS大规模集成电路为核心，配上LED发光显示屏，用石英晶体做稳频元件，准确又方便。
二、实现功能
① 时间以12小时为一个周期； ② 显示时、分、秒；
③ 具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； ④ 计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时； ⑤ 为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。
三、制作过程
1.确立电子数字计时器的制作思路
要想构成数字钟，首先应有一个能自动产生稳定的标准时间脉冲信号的信号源。还需要有一个使高频脉冲信号变成适合于计时的低频脉冲信号的分频器电路，即频率为1HZ的“秒脉冲”信号。经过分频器输出的秒脉冲信号到计数器 中进行计数。由于计时的规律是：60秒=1分，60分=1小时，24小时=1天，这就需要分别设计60进制，24进制，（或12进制的计时器，并发出驱动AM；PM的标志信号）。各计数器输出的信号经译码器/驱动器送到数字显示器对应的笔划段，使得 “时”、“分”、“秒”得以数字显示。
任何数字计时器都有误，因此应考虑校准时间电路，校时电路一般采用自动快调和手动调整，“自动快调”是利用分频器输出的不同频率脉冲使得显示时间自动迅速的得到调整。“手动调整” 是利用手动的节拍调整显示时间。
2.查阅资料绘出各部分的电路图(详见原理框图)
数字计时器的设计方法：（1）设计脉冲源（2）设计整形电路（3）设计分频器（4）设计计数器（5）译码器/驱动器（6）设计校时电路
3.按所设计的电路去选择、测试好元器件、并装配成为产品
4.准备设计论文答辩
四、原理框图
1．数字钟的构成
数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。
数字钟组成框图
2．设计脉冲源
自激式振荡电路有：自激多谐振荡器，激间歇振荡器这次我们选择晶体振荡器原因如下: 由于通常要求数字钟的脉冲源的频率要十分稳定、准确度高，因此要采用石英晶体振荡器，其他的多谐振荡器难以满足要求。石英晶体不但频率特性稳定，而且品质因数很高，有极好的选频特性。晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。石英晶体振荡器的频率取决于石英晶体的固有频率，与外电路的电阻电容的参数无关一般情况下，晶振频率越高，准确度越高，但所用的分频级数越多，耗电量就越大，成本就越高，在选择晶体时应综合考虑。
一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用ＴＴＬ门电路构成；另一类是通过ＣＭＯＳ非门构成的电路，本次设计采用了后一种。如图（b）所示，由ＣＭＯＳ非门Ｕ１与晶体、电容和电阻构成晶体振荡器电路，Ｕ２实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻Ｒ１为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容Ｃ１、Ｃ２与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个１８０度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。
（a）CMOS 晶体振荡器（仿真电路）
3．设计整形电路
由于晶体振荡器输出的脉冲是正弦波或是不规则的矩形波，因此必须经整形电路整形。我们已学过的脉冲整形电路有以下几种：削波器、门电路、单稳态电路、双稳态电路、施密特触发器等。通过查阅资料主要使用施密特触发器：
门电路组成的整形电路
4.设计分频器
分频器 —— 能将高频脉冲变换为低频脉冲，它可由触发器以及计数器来完 成。由于一个触发器就是一个二分频器，N个触发器就是 2N个分频器。如果用计数器作分频器，就要按进制数进行分频。例如十进制计数器就是十分频器，M进制计数器就为M分频器。若我们从市场上购买到石英晶体振荡器其频率为32768HZ，要想用该振荡器得到一个频率为1HZ的秒脉冲信号，就需要用分频器进行分频，分频器的个数为2N =32768HZ，N =15 即有15个分频器。这样就将一个频率为23768HZ的振荡信号降低为1HZ的计时信号，这样就满足了计时规律的需求：60秒=1分钟，60分=1小时，24小时=1天。
5．设计计数器
计数器的设计，以触发器为单元电路，根据进制按有权码或无权码来编码，采用有条件反馈原理来构成。当 “小时” 的十位为2；个位为3时，只要个位数
“分”
有进位时，就应使十位的“小时 ”的位数归零，因此24小时进制计数器要采用有条件反馈的设计。（12进制计数器也同理）；但应在归零的同时发出驱动AM（上午）、PM（下午）标志的信号。
按规律,一般设计计数器的方法
秒部分：个位选用模10计数器；十位选用模6计数器 分部分：个位选用模10计数器；十位选用模6计数器 小时部分：模12计数器；或模24计数器 6.译码/驱动器电路的设计
在数字系统中常常需要将测量或处理的结果直接显示成十进制数字。为此，首先将以BCD码表示的结果送到译码器电路进行译码，用它的输出去驱动显示器件，由于显示器件的工作方式不同，对译码器的要求也就不同，译码器的电路也不同。数字显示的器件的种类：荧光管、辉光管、发光二极管、液晶显示屏等.译码器电路：此次我们选择的是LED共阳极发光二极管显示器 显示电路如下： 原理图
7．校时电路
校时电路是计时器中不可少的一部分因为当即时间与计时器时间不一致时，就需要校时电路予以校正。校时电路有两种方案：第一、校时用的脉冲可选用频率较高的不等的几种脉冲，从计数器的总输入端（秒计数器的第一级输入端）送入。
第二、校时用的脉冲，分别将秒脉冲送到“计小时”的计数器的输入端，“计分”的计数器输入端，但校时、校分时，应将原计数回路关闭或断开。校秒时可采用关闭或断开秒计数器的脉冲信号输入端使其停止计时 8．整点报时电路
电路应在整点前10秒钟内开始整点报时，即当时间在59分50秒到59分59秒期间时，报时电路报时控制信号。
当时间在59分50秒到59分59秒期间时，分十位、分个位和秒十位均保持不变，分别为5、9和5，因此可将分计数器十位的QＣ和QＡ、个位的QＤ和QＡ及秒计数器十位的QＣ和QＡ相与，从而产生报时控制信号。
实现方式：
说明：当时间在59分50秒到59分59秒期间时 分十位、分个 位和秒十位均保持不变，分别为5，9和5；因此，可以将分计数器十位的Qc和QA，个位的QD和QA及秒计数器十位的QC和QA相与，从而产生报时控制信号。IO1分计数器十位的Qc和QAIO2U1VCC15VVCC2345VIO3分计数器个位的QD和QAX18IO456114V_0.5WIO512秒计数器十位的QC和QA74HC30DIO6数字钟设计－整点报时电路部分 9.绘制总体电路图
五：具体实现
1、电路的选择：
我们采用了传统的PCMS大规模集成电路为核心，配上LED发光显示屏，用石英晶体作为稳频元件，准确又方便。
数字钟专用集成块如下：
a.译码/驱动电路：LM8361，M8560，LM8569，TMS3450NL，MM5457，MM5462集成电路，因为它在所有型号中静态功耗最低。其管脚图见图（12）
b.分频器:我们采用了CD4060。
c.反相器: 我们选用了CD4069（内含有六个反相器）。
2、集成电路的基本功能
（1）CD4060：它是一个十四级二分频器，它所产生的信号频率为30720HZ，经九级两二分频后，得到一个60HZ的脉冲信号，见图。
（2）CD4069反相器: F1—F6六个反相器，通过外接电路去控制各电路的工作状态，管脚见图：
（3）MM5462: 它是集译码/驱动电路为一体，它是60HZ时基24小时专用集成电路。1-4，6-12，22十三个端子是显示笔划输出的，1脚是四个笔划，其余每脚输出二个笔划，16脚为正电源，5脚为负电源，20脚睡眠输出是直流信号，由17脚动和关闭，由13脚调整至需要值，最大值59分钟倒计时。17脚是内部振荡器RC输入端，该振荡信号一是作为外部时基的备用，二是13闹输出的信号源。在我们选用的这套套件没有用20脚的睡眠功能。19脚为时基信号输入脚。14、15、18脚是操作控制端，若接高低电平各有不同的功能。值得注意的是所有的输出端均为低电平有效。
、3、电路原理：（见图原理方框图）
CD4060 CD4069 变压器将交流220V电压，变为双7.5V交流低电压，经全波整流后路经D
411 供显示屏驱动电路，而另一路经滤波后供主电路。由于时钟需要脉冲源，我们选用了JT，R1，C3和CD4060内部的两个反相器组成的晶体振荡器，目的是为了提脉冲源的稳定度，而脉冲源产生的波形不是规则的矩形波，因此，需经整形器整形后，送到下一级，由于脉冲信号源的频率较高，经CD4060九级分频及计数后变换低频脉冲信号。由13脚得到60HZ的脉冲信号一路送入MM5461的19脚，另一路去控制由F4，Q2，Q3组成的显示屏驱动电路。由于F4的倒相作用，使Q2，Q3和时基信号交替导通，形成间歇点亮显示屏，使它工作在正常状态。
当60HZ的信号从MM5461的19脚进入后，由控制电路各部分电路的正常工作经译码与驱动电路去控制显示屏各个应亮的端。
F1，F2，F3，R2，R8，C5，K1组成了一个“电子自锁式开关”，每控一次K1，F2的输出状态会改变，一路去控制MM5461的18脚，另一路去驱动显示屏右下点的发光二极管以指示该功能的工作状态。“亮”表示“闹钟时间已设置”，“灭”表示“闹设置取消”。
R7，Q1，FMQ组成闹输出放大电路，控制信号由MM5461的13脚输出。当响闹时，按下K5可使闹暂停并延时九分钟再闹，还可多次使用报时延时，响闹总时长59分钟。
由于MM5461无秒信号输出，故用F5，F6，R3，R4，C4组成秒信号发生器，经Q4去驱动显示屏中间的“冒号”闪动。电路中各开关的功能：
K1：闹钟时间的设置开关。K1+K5快调闹时间的设置。K1+K4慢调闹时间的设置
K2：时间的设置开关。K2+K5 快调时间的设置
K2+K4慢调时间的设置。K3：闹钟时间显示开关。单击K3可显示事先所设置的报时的时间 K4：慢调时间开关
K5：快调时间开关/暂停/显示
电路中，R10（1K）的作用，是防止开关操作工作时，正负电源短路。R13，R27，R9为限流电阻，它们决定显示亮度。
六：感想与收获
这次的比赛是我们三个人一起参加的，在比赛前的一段时间里，我们三个人的收获很大，具体有三点：（1）有利于我们学习能力的提高。这里所说的学习能力包括获取资料的能力、理解前人思路的能力、系统设计能力、动手能力、分析排除故障能力、表达能力等很多方面，而这段时间的经历，我们提高都很大。
（2）有利于我们团队精神的培养。在课堂之外实际的工作中，我们三人一般都要合作共同完成某一项目，这就非常需要团队精神，而这一点在课堂常规教学中得到的锻炼是很有限的。三个人必须互相信任、互相配合、分工合作，在顺境时小组成员要相互提醒保持冷静，逆境时要相互鼓励共度难关，出现问题时不能相互埋，这些与课堂教学强调独立性是有明显区别的。
（3）有利于我们各种能力的锻炼。第一、不够细心比如由于粗心大意焊错了线，第二，是在学习态度上，这次培训是对我的学习态度的一次检验。我第一次体会到要作一名电子设计师，要求具备的首要素质是严谨。我们这次制作所遇到的多半问题多数都是由于我们不够严谨。第三，在做人上，我认识到，无论做什么事情，只要你足够坚强，有足够的毅力与决心，有足够的挑战困难的勇气，就没有什么办不到的。
电设赛场风云涌，各路英豪皆争雄。今朝罢去怀壮志，来届电赛再显锋！七：附录 电路原理总图：
附录
1） 实验目的
（1） 复习加法器的分类及工作原理。
（2） 掌握用图形法设计半加器的方法。
（3） 掌握用元件例化法设计全加器的方法。
（4） 掌握用元件例化法设计多位加法器的方法。
（5） 掌握用Verilog HDL语言设计多位加法器的方法。
（6） 学习运用波形仿真验证程序的正确性。
（7） 学习定时分析工具的使用方法。
2） 实验原理
加法器是能够实现二进制加法运算的电路，是构成计算机中算术运算电路的基本单元。目前，在数字计算机中，无论加、减、乘、除法运算，都是化为若干步加法运算来完成的。加法器可分为1位加法器和多位加法器两大类。1位加法器有可分为半加器和全加器两种，多位加法器可分为串行进位加法器和超前进位加法器两种。
（1）半加器
如果不考虑来自低位的进位而将两个1位二进制数相加，称半加。实现半加运算的电路则称为半加器。若设A和B是两个1位的加数，S是两者相加的和，C是向高位的进位。则由二进制加法运算规则可以得到。
（2）全加器
在将两个1位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位三个数相加，这种运算称全加。实现全加运算的电路则称为全加器。
若设A、B、CI分别是两个1位的加数、来自低位的进位，S是相加
的和，C是向高位的进位。则由二进制加法运算规则可以得到：
3）
（1）
（2）
（3） 实验内容及步骤 用图形法设计半加器，仿真设计结果。 用原件例化的方法设计全加器，仿真设计结果 用原件例化的方法设计一个4为二进制加法器，仿真设计结果，
进行定时分析。
（4） 用Verilog HDL语言设计一个4为二进制加法器，仿真设计结
果，进行定时分析。
（5） 分别下载用上述两种方法设计4为加法器，并进行在线测试。
4)设计
1）用图形法设计的半加器，如下图1所示，由其生成的符号如图2
所示。
2）用元件例化的方法设计的全加器如图3所示，由其生成的符号如图4所示。
图三：
图四：
5）全加器时序仿真波形如图下图所示
6）心得体会：
第一次做数字系统设计实验，老师给我们讲了用图形法设计的全过程。在这次过程中，我进一步加强对理论知识的学习，将理论与实践结合起来。实验过程中遇到了一个小问题是生成半加器符号，后来发现缺了File/Create Default这一步。通过这一次的失误，我明白了做事要认真！最后将实验做出来了，体味了成功的喜悦！通过这次实验我复习了加法器的分类及工作原理，
并掌握了用图形法设计半加器的方法，掌握了用元件例化法设计全加器的方法，掌握了用元件例化法设计多位加法器的方法，掌握了用Verilog HDL语言设计多位加法器的方法，学习了运用波形仿真验证程序的正确性，学习定时分析工具的使用方法。
一、实验目的：
1.通过仿真冲激响应不变法和双线性变换法 2.掌握滤波器性能分析的基本方法
二、实验要求： 1.设计带通IIR滤波器
2.按照冲激响应不变法设计滤波器系数 3.按照双线性变换法设计滤波器系数 4.分析幅频特性和相频特性
5.生成一定信噪比的带噪信号，并对其滤波，对比滤波前后波形和频谱
三、基本原理：
㈠ IIR模拟滤波器与数字滤波器
IIR数字滤波器的设计以模拟滤波器设计为基础，常用的类型分为巴特沃斯（Butterworth）、切比雪夫（Chebyshev）Ⅰ型、切比雪夫Ⅱ型、贝塞尔（Bessel）、椭圆等多种。在MATLAB信号处理工具箱里，提供了这些类型的IIR数字滤波器设计子函数。
（二）性能指标
1.假设带通滤波器要求为保留6000hz~~7000hz频段，滤除小于2000hz和大宇9000hz频段
2.通带衰减设为3Db,阻带衰减设为30dB，双线性变换法中T取1s.四、实验步骤： 1.初始化指标参数
2.计算模拟滤波器参数并调用巴特沃斯函数产生模拟滤波器
3.利用冲激响应不变法和双线性变换法求数字IIR滤波器的系统函数Hd(z)
4.分别画出两种方法的幅频特性和相频特性曲线 5.生成一定信噪比的带噪信号 6.画出带噪信号的时域图和频谱图
6.对带噪信号进行滤波，并画出滤波前后波形图和频谱图
五、实验结果
模拟滤波器的幅频特性和相频特性： 10Magnitude0-5-10101010-210-1Frequency(rad/s)100101Phase(degrees)2000-200-21010-1Frequency(rad/s)100101
在本实验中，采用的带通滤波器为6000-7000Hz，换算成角频率为4.47-0.55，在上图中可以清晰地看出到达了题目的要求。
冲击响应不变法后的幅频特性和相频特性：
0Magnitude(dB)-100-20000.10.20.30.40.50.60.70.80.91Normalized Frequency( rad/sample)Phase(degrees)5000-50000.10.20.30.40.50.60.70.80.91
Normalized Frequency( rad/sample)
双线性变换法的幅频特性和相频特性： 0Magnitude(dB)-200-400000.10.20.30.40.50.60.70.80.91Normalized Frequency( rad/sample)Phase(degrees)-500-100000.10.20.30.40.50.60.70.80.91
Normalized Frequency( rad/sample)
通过上图比较脉冲响应不变法双线性变换法的幅频特性和相频特性，而在在幅频曲线上几乎没有差别，都能达到相同的结果。
下图为直接调用matlab系统内切比雪夫滤波器得到的频谱图：
0-100Magnitude(dB)-200-300-400-50000.10.20.30.40.50.6Normalized Frequency( rad/sample)0.70.80.910-100-200Phase(degrees)-300-400-500-600-700-80000.10.20.30.40.50.6Normalized Frequency( rad/sample)0.70.80.91
比较图一得知，都能达到相同的结果。
下图为对带噪信号进行滤波前后的时域和频域图：
脉冲相应不变法：
带噪信号时域波形50-500.511.5带噪信号的频谱图150100500-422.5x 103-3-3-2-10滤波信号的时域图123x 104420-200.51滤波信号的频谱图100500-4-3-2-10123x 10441.522.5x 10-3
当经过脉冲响应不变法设计的滤波器滤波以后，在通带内的波形得到了较好的恢复。频谱图中，噪声的频谱也显著的下降。
双线性变换法：
滤波信号的时域图210-1-200.51滤波信号的频谱图1.522.5x 10-3150100中心频率f=6500Hz500-4-3-2-10123x 1044
当经过双线性变换法设计的滤波器滤波以后，在通带内的波形得到了较好的恢复。频谱图中，噪声的频谱也显著的下降，但滤波效果没有脉冲响应不变法好。
演讲稿
尊敬的老师们，同学们下午好：
我是来自10级经济学（2）班的学习委，我叫张盼盼，很荣幸有这次机会和大家一起交流担任学习委员这一职务的经验。
转眼间大学生活已经过了一年多，在这一年多的时间里，我一直担任着学习委员这一职务。回望这一年多，自己走过的路，留下的或深或浅的足迹，不仅充满了欢愉，也充满了淡淡的苦涩。一年多的工作，让我学到了很多很多，下面将自己的工作经验和大家一起分享。
学习委员是班上的一个重要职位，在我当初当上它的时候，我就在想一定不要辜负老师及同学们我的信任和支持，一定要把工作做好。要认真负责，态度踏实，要有一定的组织，领导，执行能力，并且做事情要公平，公正，公开，积极落实学校学院的具体工作。作为一名合格的学习委员，要收集学生对老师的意见和老师的教学动态。在很多情况下，老师无法和那么多学生直接打交道，很多老师也无暇顾及那么多的学生，特别是大家刚进入大学，很多人一时还不适应老师的教学模式。学习委员是老师与学生之间沟通的一个桥梁，学习委员要及时地向老师提出同学们的建议和疑问，熟悉老师对学生的基本要求。再次，学习委员在学习上要做好模范带头作用，要有优异的成绩，当同学们向我提出问题时，基本上给同学一个正确的回复。
总之，在一学年的工作之中，我懂得如何落实各项工作，如何和班委有效地分工合作，如何和同学沟通交流并且提高大家的学习积极性。当然，我的工作还存在着很多不足之处。比日：有的时候得不到同学们的响应，同学们不积极主动支持我的工作；在收集同学们对自己工作意见方面做得不够，有些事情做错了，没有周围同学的提醒，自己也没有发觉等等。最严重的一次是，我没有把英语四六级报名的时间，地点通知到位，导致我们班有4名同学错过报名的时间。这次事使我懂得了做事要脚踏实地，不能马虎。
关键词：VHDL,数字电路,设计
1 引言
近年来,随着数字集成电路技术的发展,用以前传统的方法进行芯片或系统设计已不能满足要求,迫切需要提高设计效率。能大大降低设计难度的VHDL设计方法正在被越来越广泛的采用。VHDL即超高速集成电路硬件描述语言,诞生于1982年。1987年底,VHDL被IEEE和美国国防部确认为标准硬件描述语言。此后VHDL在电子设计领域得到了广泛的接受,并逐步取代了原有的非标准的硬件描述语言。1993年,IEEE对VHDL进行了修订。从更高的抽象层次和系统描述能力上扩展VHDL的内容。公布了新版本的VHDL,即IEEE标准的1076-1993版本。现在,VHDL作为IEEE的工业标准硬件描述语言,已成为通用硬件描述语言。
以下详细介绍了利用VHDL语言设计数字系统的方法,并给出了设计实例。
2 VHDL的特点及其设计方法
VHDL语言主要用于描述数字系统的结构、行为、功能和接口,与其他硬件描述语言相比,VHDL语言有如下优越之处:
(1)VHDL语言支持自上而下(Top Down)和基于库(Library-Base)的设计方法,还支持同步电路、异步电路、FPGA以及其他随机电路的设计;
(2)VHDL语言具有多层次描述系统硬件功能的能力,可以从系统的数学模型直到门级电路,其高层次的行为描述可以与低层次的RTL描述和结构描述混合使用,还可以自定义数据类型,给编程人员带来较大的自由和方便;
(3)VHDL对设计的描述具有相对独立性,设计者可以不懂硬件的结构,也不必关心最终设计实现的目标器件是什么;
(4)VHDL具有电路仿真与验证功能,可以保证设计的正确性,用户甚至不必编写如何测试相量便可以进行源代码级的调试,而且设计者可以非常方便地比较各种方案之间的可行性及其优劣,不需做任何实际的电路实验;
(5)VHDI语言可以与工艺无关编程;
(6)VHDL语言标准、规范,易于共享和复用。
VHDL语言的设计方法是一种高层次的设计方法,也称为系统级的设计方法,其设计步骤如下:
2.1 按照“自顶向下”的设计方法进行系统划分。
2.2 输入VHDL语言代码。
2.3 将以上的设计输入编译成标准的VHDL文件。
2.4 用综合器对VHDL源代码进行综合优化处理,生成门级描述的网表文件。
2.5 利用适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作。
2.6 将适配器产生的器件编成文件通过编程器或下载电缆到目标芯片FPGA或CPLD中。
3 设计实例分析
下面我们就用数字电路中的常见的4选1数据选择器作为设计目标。4选l数据选择器:输入信号4路,控制信号2路,输出信号l路,4选l数据选择器的VHDL程序设计如下:
可见程序是相当简单而且逻辑清晰的,这种自顶向下的设计方法使一个大型的系统设计分解为若干个可操做的模块,易于分工合作,并且可以对这些模块分别进行模拟仿真。由于设计的主要模拟仿真是在高层上实现的.所以能及早地发现系统中的错误并改正,提高设计的效率。
我们再用VHDL语言设计空调机控制器。空调机控制器原理如图1所示,它的两个输入来自温度传感器,用于监测室内温度。如果室内温度正常,则temp_high和temp_low均为'0';如果室内温度过高,则temp_high为'1',图1空调机控制器原理图temp_low为'0';如果室内温度过低,则temp_high为'0',temp_low为'1'。根据temp_high和temp_low的值来决定当前的工作状态,并给出相应的制冷(coo1)和制热(heat)输出信号。
利用Max+plusⅡ软件工具对所编程序进行编译、仿真。仿真结果如图2所示,当temp_low为“1”,即温度过低,则heat为“1”(制热);当temp_high为“1”,即温度过高,则cool为“1”(制冷)。经综合后的仿真分析表明,该方案是合理可行的。通过仿真后,即可编程下载。
通过对空调器控制器电路的VHDL的仿真实现,表明VHDL在数字电子电路的设计中具有硬件描述能力强、设计方法灵活、易于修改等特点。
结论
随着信息技术、计算机技术、大规模集成电路的发展和硬件描述语言的出现,数字系统的硬件设计作用于软件设计完全可以实现。VHDL语言具有与具体硬件无关和与设计平台无关的特性,并具有很强的电路描述和建模能力,能从多个层次对数字系统进行建模和描述,从而大大简化了硬件设计任务,提高了设计效率和可靠性。作为一种重要的高层次设计技术,VHDL已成为当代电子设计师设计数字硬件时必须掌握的一种方法。
参考文献
[1]康华光.电子技术基础[M].北京:高等教育出版社,1998.
[2]江冰.电子技术基础及应用[M].北京:机械工业出版社,2001.
[3]陈耀和.VHDL语言设计技术[M].北京:电子工业出版社.
设计题目：数字电子钟设计与实现
班 级： 学 号： 姓 名： 指导教师： 设计时间：
摘要
数字时钟已成为人们日常生活中必不可少的必需品，广泛于个人家庭以及办公室等公共场所，给人们的生活、学习、工作、娱乐带来了极大的方便。由于数字集成电路技术的发展采用了先进的三石英技术，使数字时钟具有走时准确、性能稳定、携带方便等优点，它还用于计时、自动报时及自动控制等各个领域。尽管目前市场上已有现成的数字时钟电路芯片出售，价格便宜、使用也方便，但鉴于数字时钟电路的基本组成包含了数字电路的组成部分，因此进行数定时钟的设计是必要的。在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来增养我们的综合分析和设计电路的能力。
本次设计以数字时钟为主，实现对时、分、秒数字显示的计数器计时装置，周期为24小时，显示满为23时59分59秒并具４有校时功能的数电子时钟。电路主要采用中规模的集成电路，本电路主要脉冲产生模块、校时模块、两个六十进制模块（分、秒）、一个二十四进制模块（时）和一个报时逻辑电路组成。时、分、秒再通过BCD-7段译码显示屏显示出来。
关键词：计数器
译码器 校时
目录
概述
2 课程设计任务及要求
2.1 设计任务
2.2 设计要求3 理论设计
3.1方案论证
3.2 系统设计
3.2.1 结构框图及说明
3.2.2 系统原理图及工作原理
3.3 单元电路设计
3.3.1秒脉冲电路设计
3.3.2时、分、秒计数器电路
3.3.3校时电路
3.3.4译码显示电路
3.3.5定时电路设计
4.软件仿真
4.1 仿真电路图
4.2 仿真过程
4.2 仿真结果
5.结论
6.使用仪器设备清单
7.参考文献。
8.收获、体会和建议。5 5 8 10 11 13 15 16
18191920
2.课程设计及要求
2.1设计任务
数字电子时钟是一种用数字电路技术实现“时”、“分”、“秒”计时的装置。其中，时间以24小时为一个周期；显示时、分、秒；具有校时功能，可以分别对时、分进行单独校时，使其校正到标准时间；时钟具有闹钟功能；具有开机清零功能；设计所需的脉冲电路。
2.1设计要求
独立完成系统的原理设计。说明系统实现的功能，应达到技术指标，进行方案论证，确定设计方案。画出电路图，说明各部分电路的工作原理，初步选定所使用的各种器件的主要参数及型号，列出元器件明细表。系统中包含的中小规模集成电路的种类至少在六种以上。根据理论设计用multisim 7在计算机上进行仿真。验证所设计方案的正确性。
3.理论设计
3.1方案论证
数字时钟是一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置。电路由秒信号发生器、“时、分、秒”计数器、译码器、显示电路、校准电路、定时电路等组成。秒、分、时分别为60、60和24进制计数器。分、秒均为60进制，显示00—59，个位为十进制，十位为六进制；时为24进制，对于24进制来说个位为十进制，十位为三进制。用74LS161和74LS160均可实现六十进制和二十四进制计数器，再通过LED六段显示器将具体信号显示出来。整点报时电路是根据计时系统的输出状态产生一个脉冲信号，然后去触发触发器实现报时。校时电路是通过改变时计数器和分计数器的输入脉冲来实现校时功能。
3.2系统设计
3.2.1结构框图及说明
原理框图如图1所示
图1
该系统的工作原理是：
由石英晶体多谐振荡器和分频器产生1HZ标准秒脉冲。“秒电路”、“分电路”均为00—59的六十进制计数、译码、显示电路； “时电路”为00—23的二十四进制计数、译码、显示电路。校时电路分别控制对时和分的校正。
3.2.2 系统原理图及工作原理
系统具体电路连接情况如图2
GNDGNDCKCKCKCKCKCKU24ABCDEFGABCDEFGU25ABCDEFGU13ABCDEFGU15ABCDEFGU6ABCDEFGU******14474849505***109***9606162******09101112***1109***3242526***14OAOBOCODOEOFOG***14OAOBOCODOEOFOG~LT~RBI~BI/RBO~LT~RBI~BI/RBO~LT~RBI~BI/RBO~LT~RBI~BI/RBO~LT~RBI~BI/RBOABCDABCDABCDABCD7126354ABCD71263547126ABCDU1274LS48NU1474LS48N***12653547255U16B7474LS08D64756314***U3B7874LS08D16171887~LOAD~CLR***11537U21B74LS03N14***3121115QAQBQCQDQAQBQCQDQAQBQCQDRCORCORCOQAQBQCQD14***31211~LOAD~CLR~LOAD~CLR~LOAD~CLRQAQBQCQDRCOQAQBQCQDCLKCLKCLKENPENTENPENTENPENTENPENTCLKU20B2774LS08DU17AABCDABCDABCD710710710ABCD54RCO74LS160N710~LOAD~CLR~LOAD~CLR***45691234569121U274LS160NCLK15U18U1974LS160NU107374LS160NRCOU974LS160N354~LT~RBI~BI/RBOU2274LS48NU2374LS48NU574LS48NOAOBOCODOEOFOGU774LS48NOAOBOCODOEOFOGOAOBOCODOEOFOGOAOBOCODOEOFOGU174LS160NCLK2ENPENT300710VCC9VU26A9VVCC274LS21N710VCCU11BABCD34569123456U4BVCC674LS00D74LS00D09VVCC78J23J1U27ALTBAEQBAGTBB0A0B1A1765OALTBOAEQBOAGTBB2A2B3A***11574LS21D3877I2BIPOLAR_CURRENT092U28ALTBAEQBAGTB***1588Key = SpaceVCC29I1BIPOLAR_CURRENT0U34ALTBAEQBAGTBB0A0B1A1765OALTBOAEQBOAGTBB2A2B3A***115Key = Space8584U29OR***OALTBOAEQBOAGTBB0A0B1A1B2A2B3A380VCCU33ALTBAEQBAGTB***1596U32ALTBAEQBAGTB***15U31ALTBAEQBAGTB***15VCCR2100Ω04RSTDISTHRTRICON9V7485N7485N8VCCOUTU3038689765OALTBOAEQBOAGTBB0A0B1A1B2A2B3A39495765OALTBOAEQBOAGTBB0A0B1A1B2A2B3A3999798765OALTBOAEQBOAGTBB0A0B1A1B2A2B3A3LED279LED1VCCR1100Ω9V71R3100Ω7906257485N937485NVCC7485N7485NC1100nF0VCC91GND1C21nFLM555CN9VVCCVCC9VR4100Ω101C4100nF10274LS04DC3100nF10347691280ABCDVCCENPENTU35100U378VCCRSTDISTHRTRICONGND1OUT3BUZZER200 Hz 100ΩR519U36B25LM555CN0
图2
3.3单元电路设计
3.3.1秒脉冲电路设计
VCCVCCR2100Ω4RSTDISTHRTRICONGND19V8VCCOUTU30371R3100Ω79062591C1100nF0VCC9VC21nFLM555CN
图3 由555构成的多谐振荡器
电路图如图3所示，由555定时器、电容和电阻组成震荡电路，产生秒脉冲信号。它是数字电子钟的核心部分，它的精度和稳定度决定于数字中的质量。通常晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。
555定时器与RC组成的系统接通电源后，电容C1被充电，vc上升，当vc上升到大于2/3VCC时，触发器被复位，放电管T导通，此时v0为低电平，电容C1通过R2和T放电，使vc下降。当vc下降到小于1/3VCC时，触发器被复位，v0翻转为高电平。电容器C1放电结束，所需时间为： T1=0.7R2C 当C1放电结束时，T截止，VCC将通过R1、R2向电容器C1充电，vc由1/3VCC上升到2/3VCC所需的时间为：
T2=0.7（R1+R2）C
当vc上升到2/3VCC时，触发器又被复位发生翻转，如此周而复始，在输出端就得到一个周期性的方波，其频率为：1.43/（R1+2R2）C
本设计中频率可通过以上公式计算出来，f=1Hz
3.3.2时、分、秒计数器电路
一般采用10进制计数器来实现时间计数单元计数功能，要实现这一要求，可选用的中规模集成计数器较多，这里我们选择使用74LS160。
图 4 74LS160 引脚图
如果采用反馈清零方式时在计数一遍后进入重新计数时时间间隔不是一个时间脉冲而是两个，会造成计数不准，例如十进制从0000—0001—0010—„„1001—1010（此状态虽不会显示但已经出来）—0000。故现在采用反馈置数法实现，以十进制为例0000——0001——0010——„„1001 ——0000（不会出现1010状态，故很准）其接法电路如图5图6。
秒信号经秒计数器、分计数器、时计数器之后。分别得到显示电路，以便实现用数字显示时、分、秒的要求。“秒”和“分”计数器应为六十进制，而“时”计数器应为二十四进制。
图 5两块74LS160构成的六十进制计数器
采用置数法74LS160 的3、4、5、6引脚接地，低位的7、10、1引脚和高位1引脚接高电平，高位7、10引脚接低位15引脚。其14—11引脚接显示译码器的7、1、2、6引脚。
图6两块74LS160构成的二十四进制计数器
（1）六十进制计数器。它由两块中规模集成十进制计数器74LS160，一块组成十进制，另一块组成六进制。采用置数法时，当高位出现0101状态，低位为1001状态，即计到59（第60个脉冲），如图5所示六十进制计数器。
（2）二十四进制计数器。它由两块中规模集成十进制计数器74LS160构成。当高位出现0010状态，低位为0011状态，即计到第24个来自“分”计数器的进位信号时，产生反馈置数信号，如图6所示为二十四进制计数器。
3.3.3校时电路
在刚接通电源或者时钟走时出现误差时，则需要进行时间的校准。因此，应截断时分的直接计数通路，并采用正常计数信号与校时信号可以切换的电路接入其中。故我们设计了对时、分、秒各自校时的电路。设计原理是：将74ls160的两个使能端接在一起后接到单刀双掷开关的公共端，再将进位端和高电平分别接到另外两端。当开关按下时接入高电平，反之便会接到进位端。
图7 校时部分电路原理图
通过一个单刀双掷开关控制接入“时”计数电路的脉冲信号。若要校时，将校时脉冲信号引入“时”计数器，让其快速计数，在时计数器显示到需要的数字后再切掉校时信号，引入正常脉冲信号，完成校时功能。校分的原理和校时一样。
校时电路的连接情况如图8所示
图8 校时电路连接
3.3.4译码显示电路
选用器件时应当注意译码器和显示器件相互配合。一是驱动功率要足够大，二是逻辑电平要匹配秒计数器、分计数器、和时计数器的计数分别输送给各自的显示译码器74LS48，在数送给各自的数码管，显示出时、分、秒的计时。电路如图9所示为计数、译码显示电路。
图9译码显示电路
图10 74LS48引脚图
这里采用74LS48作为显示译码器，A0~A3接74LS160的QA~QD端3、4、5引脚都接高电平，9~15端接七段数码管。七段数码管引脚图如下图11（共阴极）
图11 七段数码管引脚图
译码显示电路在仿真中的连接情况如图12
图12
3.3.5定时电路设计
每当数字时钟计时与所设定的时间相同时开始发出5s的响声，响声是从第1s开始到第6s,响声的频率一样，即所发出的声音是一样的没有变化。定时电路即逻辑见下图13。
图13定时响5s真值表
由卡诺图可以计算出定时响5s的逻辑，其逻辑电路连接见下图14
VCC100R4100Ω101C4100nF103C3100nF8VCC47625RSTDISTHRTRICONGND1OUT3U35U37BUZZER200 Hz 100ΩR5LM555CN0
图14 响5s逻辑电路连接 4.软件仿真
4.1仿真电路图
GNDGNDCKCKCKCKCKCKU24ABCDEFGABCDEFGU25ABCDEFGU13ABCDEFGU15ABCDEFGU6ABCDEFGU******14474849505***109***9606162******09101112***1109***3242526***14OAOBOCODOEOFOG***14OAOBOCODOEOFOG~LT~RBI~BI/RBO~LT~RBI~BI/RBO~LT~RBI~BI/RBO~LT~RBI~BI/RBO~LT~RBI~BI/RBOABCDABCDABCDABCD7126354ABCD71263547126ABCDU1274LS48NU1474LS48N***12653547255U16B7474LS08D64756314***U3B7874LS08D16171887~LOAD~CLR***11537U21B74LS03N14***3121115QAQBQCQDQAQBQCQDQAQBQCQDRCORCORCOQAQBQCQD14***31211~LOAD~CLR~LOAD~CLR~LOAD~CLRQAQBQCQDRCOQAQBQCQDCLKCLKCLKENPENTENPENTENPENTENPENTCLKU20B2774LS08DU17AABCDABCDABCD710710710ABCD54RCO74LS160N710~LOAD~CLR~LOAD~CLR***45691234569121U274LS160NCLK15U18U1974LS160NU107374LS160NRCOU974LS160N354~LT~RBI~BI/RBOU2274LS48NU2374LS48NU574LS48NOAOBOCODOEOFOGU774LS48NOAOBOCODOEOFOGOAOBOCODOEOFOGOAOBOCODOEOFOGU174LS160NCLK2ENPENT300710VCC9VU26A9VVCC274LS21N710VCCU11BABCD34569123456U4BVCC674LS00D74LS00D09VVCC78J23J1U27ALTBAEQBAGTBB0A0B1A1765OALTBOAEQBOAGTBB2A2B3A***11574LS21D3877I2BIPOLAR_CURRENT092U28ALTBAEQBAGTB***1588Key = SpaceVCC29I1BIPOLAR_CURRENT0U34ALTBAEQBAGTBB0A0B1A1765OALTBOAEQBOAGTBB2A2B3A***115Key = Space8584U29OR***OALTBOAEQBOAGTBB0A0B1A1B2A2B3A380VCCU33ALTBAEQBAGTB***1596U32ALTBAEQBAGTB***15U31ALTBAEQBAGTB***15VCCR2100Ω04RSTDISTHRTRICON9V7485N7485N8VCCOUTU3038689765OALTBOAEQBOAGTBB0A0B1A1B2A2B3A39495765OALTBOAEQBOAGTBB0A0B1A1B2A2B3A3999798765OALTBOAEQBOAGTBB0A0B1A1B2A2B3A3LED279LED1VCCR1100Ω9V71R3100Ω7906257485N937485NVCC7485N7485NC1100nF0VCC91GND1C21nFLM555CN9VVCCVCC9VR4100Ω101C4100nF10274LS04DC3100nF10347691280ABCDVCCENPENTU35100U378VCCRSTDISTHRTRICONGND1OUT3BUZZER200 Hz 100ΩR519U36B25LM555CN0
4.2仿真过程
按下仿真开始开关，观测时钟是否正常计时。键盘上的A和B分别控制着校时和校分，按下A开始校时，再次按下，校时停止；按下B开始校分，再次按下，校分停止。让钟表计时到整点，观测整点指示灯是否点亮。
4.3仿真结果
按下仿真开关后，数字钟可以正常计时，从左至右依次是“时”十位，“时”个位，“分”十位，“分”个位，“秒”十位，“秒”个位。
按下校时开关和校分开关后，可以正常校时和校分。
时钟计时到23点59分59秒后，会全部清零，重新开始新的一天。
5.结论
通过这次对数字钟的设计与制作，对电子技术有了一些初步了解，但那都是一些理论的东西。通过这次数字电子钟的课程设计，我们才把学到的知识与实践相结合。从而对我们学的知识有了更进一步的理解，使我们进一步加深了对所学知识的记忆。
在此次的数字钟设计过程中，我更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。也锻炼了自己独立思考问题的能力和通过查看相关资料来解决问题的习惯。虽然这只是一次简单的课程设计，但通过这次课程设计我们了解了课程设计的一般步骤，和设计中应注意的问题，同时我们也掌握了做设计的基本流程，为我们以后进行更复杂的设计奠定了坚实的基础。
6.使用仪器设备清单
1.555定时器 2.74LS160 3.74LS161 4.6段译码显示器 5.脉冲发生器 6.74LS48 7.74LS20 8.74LS04 9.74LS08 10.单刀双掷开关
7.参考文献
1.马学文，李景宏.电子技术实验教程.北京：科学出版社.2013 2.李景宏，王永军编著.数字逻辑与数字系统.北京：电子工业出版社，2012 3.高吉祥，易凡编著.电子技术基础实验与课程设计.北京：电子工业出版社，2002 4.王义军.数字电子技术基础.北京：中国电力出版社，2007 5.黄培根，任清褒.Multisim7&电路分析基础实验.浙江：浙江大学出版社,2002 6.贾更新.电子技术基础实验，设计与仿真.郑州：郑州大学出版社，2006 7.赵淑范.电子技术实验与课程设计.北京：清华大学出版社,2006
8.收获、体会和建议
十多天的数字电子课程设计马上就要画上圆满的句号，在这期间的收获很多，高兴过沮丧过，当电路终于能够符合设计指标和要求的时候，心情无比的舒畅。但是mutisim本身的一个缺陷使得无法在仿真的时候使用晶振加上4060产生1赫兹的方波，但是在现实的情况下，这样是完全能够产生的。所以在做仿真的时候就用了555多谐振荡电路来代替，以检验其他功能模块是否符合设计的要求。在这次课设期间是我更加熟练的掌握了仿真软件multisim的一些用法，原来没有发现的功能在这次做课设的时候学会了，我想这是一大收获。另外这次课设也让我更加了解一些元器件的功能如74ls160,74ls40以及一些门电路逻辑功能的算法。
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